Reševanje VHDL naloge na ustnem izpitu
Cilj reševanja nalog na ustnem izpitu
Cilj reševanja naloge je, da sestavite VHDL kodo dane naloge, jo simulirate in tako verificirate delovanje naloge. Nalogo ste opravili, ko simulacija izpolnjuje vse zahteve naloge.
Pomembno je, da delovanje naloge preverite na simulatorju, zato reševanja z uporabo metode "poskusov in napak" na ploščici ne podpiram. Pri reševanju sledite poteku, kot je bil predstavljen na laboratorijskih vajah. Preberite FAQ glede ustnih izpitov.
Naloge na ustnem izpitu VHDL
Za VHDL nalogo na ustnem izpitu dobite eno izmed nalog iz zbirke nalog. Oglejte si naloge, ki že imajo rešitev v VHDL. Na ustnem izpitu boste dobili primer naloge, ki ni rešena v VHDL.
Zbirko nalog imate lahko na ustnem izpitu odprto v elektronski obliki.
V poštev pridejo naloge s področja realizacije:
  1. Logične funkcije: (1. lab. vaja).
    Primer naloge: 1, 2, 3, 4, 7, 13, 14.
  2. Kombinacijskih vezij kot npr. kodirnik, dekodirnik, multiplekser, demultiplekser, primerjalnik, seštevalnik, aritmetično logična enota: (2. lab. vaja).
    Primer naloge: 6, 8, 9, 12, 15.
  3. Registrov (pomikalni, univerzalni): (3. in 4. lab. vaja).
    Primer naloge: 17, 18, 19.
  4. Sinhronih števcev (gor, dol, intervalni (od-do), dvojiški, Gray ...):
    (4. laboratorijska vaja) Primer naloge: 27, 28, 29, 30, 32, 40.
  5. Avtomatov končnih stanj (Mealy, Moore): (5. lab. vaja)
    Primer naloge: 22, 23, 24, 25, 26, 36, 37, 38.
Za kombinacijska vezja je osnovno znanje uporaba prireditvenega izraza (<= operator), izbirnih stavkov "when-else" in "with-select", operatorja lepljenja (&) in deklaracija signalov.
Za sekvenčna vezja je poleg naštetega vključena uporaba procesnega stavka (process), pogojnih stavkov (if...elsif..else) in stavek (case).
Potek reševanja
  1. Preden začnete z reševanjem, s strežnika posnamete arhiv laboratorijskih vaj na namizje računalnika
    (Laboratorijske vaje→Vnos datotek→Prenesi vse).
  2. Besedilo naloge pozorno preberite in poglejte kateri laboratorijski vaji je dana naloga najbolj podobna.
    Ko ste laboratorijsko vajo izbrali, preverite če res deluje:
    • Ustvarite prazen projekt v okolju Xilinx ISE z imenom IZPIT (brez dodanih datotek)
    • V imenik izpitnega projekta (IZPIT) kopirajte vse *.VHD datoteke izbrane laboratorijske vaje.
    • Upoštevajte, da so določene laboratorijske vaje odvisne od podrejenih komponent, tako da v imenik izpitnega projekta (IZPIT) kopirajte res vse potrebne datoteke.
    • Preimenujte krovno ("top module") VHD datoteko.
      Pri preimenovanju datoteke uporabite smiselno ime.
      Ime naj bo nekaj, kar izhaja iz naloge same
      (ne naloga_X.vhd ali vaja_X.vhd ali izpit.vhd ali vpisna_stevilka.vhd ali krneki.vhd).
    • V okolju ISE dodajte vse datoteke v projekt IZPIT (Add existing file to project)
    • Izvedite simulacijo lab. vaje (Simulation→ISIM simulator→Rerun All).
  3. Če lab. vaja deluje pravilno, začnite predelovati vsebino krovne datoteke.
    Vsebine VHDL datoteke ne pišite ročno, ampak jo kopirajte in prilepite (CTRL+C, CTRL+V)!
    Uporabite in predelujte izključno prej preverjeno VHDL kodo.
  4. Kodo sproti simulirajte v ISE simulatorju, tako da programirate lastno datoteko testnih vrednosti.
    V simulacijo dodajte vse interne signale, s pomočjo katerih boste lažje preverjali pravilnost izvajanja.
  5. Ko simulacija deluje kot je opisano v besedilu naloge, nalogo pregledamo in postavimo vprašanje da preverimo razumevanje.
  6. Če želite lahko končano nalogo naložite na strežnik pod kategorijo IZPIT.